Re: [請益] 為何中國大陸技術前景一片大好但股價不太

作者a000000000 (比古A十郎)

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標題Re: [請益] 為何中國大陸技術前景一片大好但股價不太

時間Fri May 29 11:02:11 2026

※ 引述《zzahoward (Cheshire Cat)》之銘言： : 但你不能說他的技術是假的也完全沒有原創性 : Logicfolding本質上其實是一個設計的理念 : 我用我粗淺的理解 : 3D封裝是把各獨立堆疊起來的製程，追求更短的訊號路徑 : 如主流Hybrid bonding- 包括Foveros/SoIC : 大家比較熟的主流消費產品的AMD X3D來舉例，把L3 cache die拉近compute die : 空間摺疊來達成更快的回應速度、更低功耗、讓L3更大 : 而Foveros 3D還是在既有的2D架構下提前留好接口去設計cluster的路徑堆疊 : Logicfolding則是除了空間摺疊還有時間折疊 : 也就是在設計之初，就把所有邏輯路徑定義在3D上面 : 就直接改變整個3D layout/STA/電路邏輯 : 論文裡面也提到電路可以重新安排運用來達到時間折疊(Temporal Folding)效果 : 另外就是因為電路使用效率提升、良率提高對工藝要求也降低 : 聽起來很美好，但現實很骨感 : 目前EDA所有的MAC工具都是2D，所有已驗證的設計都是2D頂多2.5D : 那這個邏輯折疊也不是華為第一個想到，他們並沒有特別聰明 : 因為製程節點完全被卡死，所以他們不得不提早開始投入這個邏輯設計 : 但這個設計工作量非常非常大，投資金額也非常非常大，一家正常有EUV的公司 : 在物理極限前根本不會想要淌這個渾水，因為需要克服的困難太多了 : 光是EDA幾乎就要推倒重來，雖然這也符合中國半導體獨立的方向 : 然後Tau"定律"也不是定律，其實它就只是一個科技發展路線 : 為了EUV制裁而提早開始投入的架構 : 和Dennard scaling屬於物理定律、摩爾定律屬於觀察轉目標完全都不同 : 當今晶片的效率提升幾乎還是大量依賴節點工藝來主導 : 中國就是提早進入設計邏輯領域，整體來說難度非常非常高 : 至於下半年發表的SOC到底使用了多少Logicfolding，我猜大概僅是小部分層面而已 : 那你要說中國在吹牛嗎? 這個科技路線並不是他們獨創的 : 只是他們提早想要硬上突破製程節點要用另外一個方式去追趕我看這logic folding因該是有嚇到不少人這東西關鍵在大幅度改善長距離訊號的RC delay (聽不懂的就左轉) 普通2d電路有些訊號會跑很遠延遲就長他這概念就是我訊號往上跑往下跑跑到另一顆上面距離變短因為延遲短惹所以一堆應對高延遲的東西也省惹高延遲產生的問題也少惹應對這些問題的電路也省惹總之94省一堆我的港覺4 這東西以前沒人這樣幹大概兩大主因一 eda流程都是2d/單顆晶片為主二大廠都在衝先進製程首發沒人會想慢慢磨這些不得已的技術放在ai晶片更麻煩 ai晶片幾乎都24小時高速爆操他這疊起來的散熱要怎辦真不好說如果他這招真的搞定的話大廠大概也沒多久就學起來惹證實可行的技術路線哪次不是最後大家都有畢竟手機晶片殺戮戰場這摸多年惹還活在場子上的哪家不是不怕死硬幹通常喇製程卡住幾年穩定惹硬挖硬摳榨效能這事沒啥好意外der 牙膏以前14++++每年也是摳摳摳摳出一點點頻率提升反正這問題給阿婆跟GG去煩惱就好惹跟ai關C因該是不大真正值得深思的是華為這幾年有沒又鱉惹啥大招真不好說這摸多年看下來大招爆起跟吹牛烙賽都蠻常見der -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 71.198.170.65 (美國) ※ 文章網址: https://www.ptt.cc/bbs/Stock/M.1780023733.A.634.html

→ wwewcwwwf : 教主該睡覺了晚安 05/29 11:03

推 Brioni : 只能說他有錢、有企圖各種點技能樹，但不一定能用 05/29 11:04

→ uv5566 : 沒產品都先當放屁 05/29 11:05

→ DogEggz : 中國政府資助的當然能賠錢點技能樹 05/29 11:07

推 Brioni : 真的技術突破且有量產潛力，台積一樣給他抄過來 05/29 11:07

→ walelile : 能有什麼差？d2d不都是serdes 05/29 11:08

→ Brioni : 台積當學人精可不輸 05/29 11:08

推 Rasan030 : 就沒有真正技術實現跟可以卡其他人的點 05/29 11:08

推 wen12305 : 尼hen棒 05/29 11:08

推 barmonise : 教主安安 05/29 11:08

→ Brioni : 而且同樣架構，台積抄過來用先進製程生產肯定表現效 05/29 11:09

→ Brioni : 果會更好 05/29 11:09

推 keynote1 : 去看最新AI支援的EDA，根本從設計到封裝電路板，全 05/29 11:09

推 a94037501 : 3d整片延遲也沒辦法降多少吧gpu基本上不在乎延遲 05/29 11:10

→ keynote1 : 部都能一起模擬最佳化調整，整個系統一起考量，關鍵 05/29 11:10

推 royli : 沒結論 05/29 11:10

推 deep236 : 這東西就是EDA要先動才有辦法實現 05/29 11:10

→ keynote1 : 路徑更不用說了，我看的還是一年前的版本，現在應該 05/29 11:11

→ keynote1 : 更強了，那種整合程度幾乎是舊時代RD很難想像 05/29 11:12

推 billchen123 : 還不睡覺逆 05/29 11:12

推 Muilie : 結論就是護城河不夠大條 05/29 11:14

推 cl3bp6 : 教主這時間美西還在看八點檔吧 05/29 11:14

推 g9122xj : 成果還沒出來，只有理論在講，當然沒結論 05/29 11:15

推 eelse : RC路徑平面改上下確實是一個點, 問題是設計難度高 05/29 11:15

→ eelse : 尤其是 EDA 要怎麼做 05/29 11:15

推 Rasan030 : 現在講不是給人家鈔作業嗎 05/29 11:17

推 Brioni : C家 S家都有在整合自家EDA tool 跟AI，但對岸比較沒 05/29 11:18

→ Brioni : 包袱，可能玩起來比較衝 05/29 11:18

推 kyoiron : 恭迎教主聖安！ 05/29 11:18

推 yting : 華為可以用的製程散熱問題還沒這麼嚴重應該還算個 05/29 11:18

→ yting : 解法 05/29 11:18

推 CORYCHAN : 謝謝大大 05/29 11:18

→ Brioni : 抄作業也不是誰都能抄，設計概念跟用什麼手邊技術、 05/29 11:20

→ Brioni : 材料能在成本下尻出來還有一大段 05/29 11:20

推 g9122xj : 說不定路都走不通，這是被限制的無奈之舉，別人放著 05/29 11:20

→ g9122xj : 康莊大道不走，去跟這個生死難料而且成本還可能更高 05/29 11:20

→ g9122xj : 的「創新」幹嘛...當然是他們真的有成果再說啦 05/29 11:20

推 afacebook : 給推，終於開始說一些有用的東西，這次沒不懂裝懂 05/29 11:21

推 CORYCHAN : 這是A0大的本業.. 05/29 11:22

→ a000000000 : 我想一想是覺得可以弄得很激進 05/29 11:24

→ a000000000 : 但是理論極限可能比他想像的低 05/29 11:25

推 NekomataOkay: 彎道超車 05/29 11:25

→ a000000000 : GG慢慢推進到背面電軌也是部分類似效果94惹 05/29 11:26

→ squelch : GG的背面電軌就是靠晶圓鍵合黏上去的，本身就是一 05/29 11:30

→ squelch : 種先進封裝技術。 05/29 11:30

推 jerrychuang : 狗被逼急了都會跳牆.... 05/29 11:30

→ jerrychuang : 結果還是撞牆 05/29 11:30

推 rebel : 折疊概念十幾年前就有十幾年來還是沒成為主流沒 05/29 11:32

→ rebel : 那麼容易的 05/29 11:32

推 davie11333 : 還以為這篇又要臭馬麻3000萬 05/29 11:33

推 sdbb : 謝謝 05/29 11:33

→ zzahoward : 因為要從根本開始大翻修要的人力太多了 05/29 11:34

→ zzahoward : 中國要不是EUV被鎖他們也懶得走這條路 05/29 11:34

推 eelse : 主要是為了RC上下層堆疊降低訊號傳輸的方式 05/29 11:35

→ zzahoward : 但他的電路設計是共用而且要省所以還是有可能延遲 05/29 11:35

→ eelse : 可能會犧牲更多東西, 尤其在設計層面 05/29 11:35

→ a000000000 : 其實華為跟gg合作5nm當年衝比阿婆快 05/29 11:35

→ a000000000 : 然後就被幹死惹 05/29 11:35

→ zzahoward : 這個logicfolding主要還是時間折疊比較特別野心很 05/29 11:35

推 kadc : 華為是把這當三次世界大戰打人才舉國之力... 05/29 11:35

→ zzahoward : 大但實際做起來邏輯怎樣就不知道了 05/29 11:35

→ a000000000 : 我看他論文寫說tsv可以鑽到連M6 那已經瞞下面的惹 05/29 11:36

推 FULLHD1080 : 你寫生hen bar 05/29 11:36

→ a000000000 : 不過我有點忘記N7的M6大概在哪等級 05/29 11:36

→ zzahoward : 光是EDA一次要解決layout routing STA thermal 05/29 11:36

→ zzahoward : Flow variation logic就好難想像這要996多少人 05/29 11:37

推 eelse : 就概念有點東西, 但不多, 因為可能犧牲掉的更多 05/29 11:38

→ zzahoward : 然後中國目前也沒有Hybrid bonding只有TSV 05/29 11:38

推 kadc : 晶片都已經做出來了 9月開賣手機公測就知了 05/29 11:39

→ zzahoward : 限制很多真的要大力出奇蹟 05/29 11:39

推 Car1osCorrea: 暴起烙賽都會吹成中又贏，很難分辨 05/29 11:39

推 mark845 : 推 05/29 11:40

推 herculus6502: 物理真的難爆 05/29 11:41

推 CORYCHAN : 疊在一起的散熱問題有辦法嗎？ 05/29 11:42

→ CORYCHAN : AMD 首次提到堆疊原始方案EHP的導熱機制 05/29 11:42

→ CORYCHAN : 不知道多少實際用到 05/29 11:42

→ prussian : 被關在餐廳外面吃不到好料,場外炫耀搶友善時光技巧 05/29 11:42

→ roseritter : 中國沒有Hybrid bonding 用TSV做到1.5 05/29 11:43

→ roseritter : μm! 05/29 11:44

推 yuinghoooo : 沒差吧跟對岸飲料店、大疆、高德地圖還是電動車創 05/29 11:45

→ yuinghoooo : 新什麼的都一樣辣他要是另起爐灶有成功，大家也來c 05/29 11:45

→ yuinghoooo : opy，最後其實消費市場也會比較多選擇 05/29 11:45

推 yuinghoooo : 尤其作為供應商現在德系品牌為啥沒幾年就有350kw 05/29 11:47

→ yuinghoooo : 快充再幾個月蘋果也要出全平面折疊了，讓他們燒錢 05/29 11:47

→ yuinghoooo : 幫大家試錯其實海外也是有利的 05/29 11:47

推 k798976869 : 中國技術都點在軟體業因為直接抄美國軟體再牆起來 05/29 11:48

→ k798976869 : 比較快其他都還在爬 05/29 11:48

推 yuinghoooo : 而且他們太卷了導致本來溢價的技術賤賣，海外公司 05/29 11:49

→ yuinghoooo : 用很低的價格（雖然在中國是盤子價，但遠比在歐美 05/29 11:49

→ yuinghoooo : 自研低），就能買到人家技術 05/29 11:49

推 Westzone : 華為連軟體鴻蒙都在唬爛，還信這個製程能彎道超車喔 05/29 11:49

→ yuinghoooo : 他們現在供應鏈技術也沒有很差的 05/29 11:49

→ yuinghoooo : 只是系統一直做不起來 05/29 11:50

→ Westzone : 人家UCIe微晶片聯盟都已經多少家巨頭在裡面研究小晶 05/29 11:50

→ Westzone : 片堆疊標準了，華為連這聯盟都進不去是搞屁 05/29 11:50

→ yuinghoooo : 但是個別產品，像掃地機器人跟隨身電源之類有突破 05/29 11:51

→ yuinghoooo : 我覺得還行 05/29 11:51

推 ssarc : 華為專利都申請了，要抄請付專利費 05/29 11:51

→ stevengod : N7 M6記得是76nm?? 05/29 11:59

→ zzahoward : 他就不是製程他是設計邏輯 05/29 11:59

→ zzahoward : 台灣人好像眼裡只有製程XDDD 05/29 11:59

推 humblet : tsv很大一顆要怎麼克服 05/29 12:00

推 Westzone : 他這設計邏輯不用堆疊晶片嗎，到最後還是製程問題啊 05/29 12:01

→ Westzone : 不然是在嘴甚麼追上1.4nm，口號講再多做出來爛就是 05/29 12:02

→ zzahoward : 你文章根本沒看完阿他哪是堆疊晶片而已 05/29 12:02

→ Westzone : 死啦..以為講完就行嗎 05/29 12:03

推 pippen456 : 疊起來散熱更差，這才是最大問題 05/29 12:04

→ zzahoward : 1.4mm就理論值而已跟車子實驗室跑油耗一樣ㄎㄎ 05/29 12:07

→ zzahoward : 1.4nm* 05/29 12:07

推 atpx : 推解說、各種高手解釋文越來越多真過癮 05/29 12:07

推 Westzone : 而且RC deley的改善從銅製程Low K製程都有在演進， 05/29 12:08

→ Westzone : 華為這個你為沒人想過嗎？問題就是比起製程微縮這東 05/29 12:09

→ zzahoward : 文章裡面提到效能分成很多部分 transistor/path/ske 05/29 12:09

→ Westzone : 西性價比太爛，其他巨頭才懶得做 05/29 12:10

→ squelch : 它還是要堆疊晶片，怎麼不用堆疊？只是2D架構拆到 05/29 12:10

→ squelch : 3D重組，這遠比記憶體晶片堆疊麻煩多了，台積背面 05/29 12:10

→ squelch : 供電就是靠晶圓鍵合把兩片晶圓堆疊，這個就是一種 05/29 12:10

→ squelch : 先進封裝。台積電光疊一層就哇哇叫了，更不用說華 05/29 12:10

→ squelch : 為結構要疊的層數。就算做出來面積比台積大兩倍 05/29 12:10

→ squelch : 高度多四倍，耗電多四倍才達到同樣效能有意義嗎？ 05/29 12:10

→ zzahoward : w/memory NoC/IO/Interconnect/protocol/synchroniz 05/29 12:10

→ zzahoward : ation 05/29 12:10

推 atpx : 沒必要急著噓、他燒錢幫世界驗證可行路線沒什麼不 05/29 12:11

→ atpx : 好、失敗了也虧不到你我身上。應該要鼓勵才是 05/29 12:11

推 tony890415 : https://i.verb.tw/TBUy1vgx.jpg 05/29 12:11

→ tony890415 : 把兩片的熱源集中點錯開就好 05/29 12:12

推 lnonai : 3D會有其他量子效應跑出來，沒那麼容易啦 05/29 12:13

推 jackas103 : 教主尼好 05/29 12:14

推 jacky40383 : 就是製程沒辦法進步，只能搞其他人不想做的，有這麼 05/29 12:15

→ jacky40383 : 難懂嗎？ 05/29 12:15

推 rogergon : 只能說3D挑戰一定高於2D，不過老共也沒別的招了。 05/29 12:16

→ squelch : 多核心沒有那麼簡單錯過，你為了散熱拉遠距離就會 05/29 12:16

→ squelch : 導致通訊時間增加，有一好就沒兩好，事情不是上面 05/29 12:16

→ squelch : 一張圖那樣簡單. 05/29 12:16

→ rogergon : EUV機台完全封殺，想做也沒得做。 05/29 12:17

推 Sianan : 大家早都在做3D封裝了推進到邏輯摺疊本來也不是什 05/29 12:18

→ Sianan : 麼難想到的事情只不過目前根本還沒到必須做這種大 05/29 12:18

→ Sianan : 改的時候華為是製程沒辦法必須做而已 05/29 12:18

→ zzahoward : 沒有Hybrid Bonding硬幹難度真的高 05/29 12:19

→ squelch : 還不如期待中國做出土炮EUV，這樣美國就不會硬逼著 05/29 12:20

→ squelch : 大家對中國封鎖半導體科技，也不會整天想把台積電 05/29 12:20

→ squelch : 搬到美國去。 05/29 12:20

推 LINPINPARK : 泥hen 棒 05/29 12:22

→ a000000000 : 看他悶講的華為在用的hybrid bonding密度hen高 05/29 12:24

推 mnmnooo : 中國人只會吹啊 05/29 12:29

推 NoMomoNoLife: 推！跟我想的一樣（才怪 05/29 12:30

→ zzahoward : 華為Hybrid bonding哪買的? 他們有bonder國產能力? 05/29 12:34

噓 coldking45 : 05/29 12:40

推 dnzteeqrq : c c =.= 05/29 12:42

→ waylank1234 : 技能樹可以點，但是點了能不能升級到可以使用是一個 05/29 12:43

→ waylank1234 : 問題 05/29 12:43

推 wallowes : 中國不是一直吹做出EUV了！？ 05/29 12:43

→ Feting : 現在就是第三次世界大戰，整個產業進化的速度比前 05/29 12:47

→ Feting : 幾年快很多，大國都想鞏固ai發展，再用ai加速下一 05/29 12:47

→ Feting : 代開發，從硬體到軟體都是 05/29 12:47

推 lskqre456 : EDA終於要從2d平面進化到3d AR投影ㄇ 05/29 12:50

推 dos01 : 講白一點就是吹出來圈錢就跟當初炒5G差不多的手法 05/29 12:51

→ dos01 : 但實際上用起來 5G就是個超沒用的東西 05/29 12:51

→ dos01 : 到現在中國都還有一個迷思就是覺得能制定規格的就 05/29 12:51

→ dos01 : 能賺大錢所以一直很想搞那些自己訂出來的規格 05/29 12:52

推 Ensidia : 這東西能有啥護城河台積的晶片難道能比他用的差 05/29 12:52

→ Ensidia : 你疊起來了我看一下你怎麼疊我也疊還是贏你 05/29 12:52

→ perlone : 下次推出整個主機板大小的晶片嚇死你 05/29 12:53

推 gabriel : 這不就代表EUV你生不出來只好點別的技能樹 05/29 12:54

→ silentence : 就和星際旅行折疊時空比超越光速更實際 05/29 12:57

→ silentence : 但也就僅限於理論狀態了 05/29 12:57

→ okbon66 : https://www.youtube.com/watch?v=0RoilMFL6S4 05/29 12:59

推 s213092921 : 韜定律移到算力中心還有難度，華為規劃2030才能運用 05/29 12:59

→ s213092921 : 到升騰算卡 05/29 12:59

→ okbon66 : 48小時創造一個神話定律 05/29 13:00

推 create8 : 推，雖然看不懂 05/29 13:10

→ bnn : 就現在TSV pitch太虧你往上疊同面積有效接線數少 05/29 13:11

噓 WindSucker : amd 賣了 05/29 13:11

→ bnn : 你當然可以往上疊第三層每多疊一層卡一次接線密度 05/29 13:11

推 Yoimiya : 尼hen棒 05/29 13:15

推 xammmmm : 散熱怎麼會是問題脆上都說完美解決了好嗎 05/29 13:17

→ generalcivil: 問題是散熱如果是要用金剛石粉這種中國占比9成的材 05/29 13:24

→ generalcivil: 料，西方跟的起嗎？ 05/29 13:24

→ potionx : 現在覺得捧殺好像也不錯有些錯的路死嗑只會死更慘 05/29 13:25

→ potionx : 很多例子藍光led 曝光機走錯路變賠錢貨贏家賺走 05/29 13:27

推 aegis43210 : 西方國家的解法是CFET，一樣是很難的技術路線，但比 05/29 13:44

→ aegis43210 : 海思這個有機會 05/29 13:44

→ aegis43210 : 海思這個要用到奈米碳管，材料上就非常昂貴，不是可 05/29 13:46

→ aegis43210 : 持續發展的模式 05/29 13:46

推 homerunball : 期待這篇會順便搶房蟲的說竟然沒有 05/29 13:46

推 selvester : 2.5D堆疊信噪干擾克服散熱不均熱翹曲蛋雕機率大 05/29 13:52

→ selvester : 房蟲點到為止討論前景不需要嗆要嗆可能會溯及柯 05/29 13:53

推 speculator : 兩片低良率n7在一起良率應該滿悲劇的 05/29 14:01

推 selvester : 剛看完…… 我覺得…嗯…套定律無論是參與者哪方 05/29 14:02

推 aegis43210 : 良率上不會悲劇，海思這個是改變設計邏輯，然後用奈 05/29 14:09

→ aegis43210 : 米碳管把晶片內的廢熱導出來，問題主要是設計難度極 05/29 14:09

→ aegis43210 : 高和材料昂貴，真的能tape out成功的話，良率肯定好 05/29 14:09

→ friedpig : 為了降延遲去堆疊結果怕熱又要拉開把堆疊的優勢 05/29 14:09

→ friedpig : 丟丟掉了 05/29 14:09

→ friedpig : 他這個就是強迫3DIC 其他家的作法比較是2.5D改成 05/29 14:10

→ friedpig : 垂直封裝兩片都會動的東西從水平擺變垂直擺設計 05/29 14:11

→ friedpig : 調整的少 05/29 14:12

→ friedpig : 原本做法分層哪邊設計有問題還有機會只修一層他這 05/29 14:14

推 aegis43210 : i皇的powervia和GG的SPR，也是為了解決電路干擾和延 05/29 14:14

→ friedpig : 樣就整個全部重來了八 05/29 14:14

→ aegis43210 : 遲問題 05/29 14:14

→ JoeyChen : 看FB有人說這問題有散熱跟clocktree 05/29 14:18

→ friedpig : 現在3DIC會有的問題都不會少八現在3DIC也沒普及 05/29 14:19

→ friedpig : 只是走高階封裝跟EDA至少能繞過光刻機的問題 05/29 14:20

→ JoeyChen : 還有用TSV連不如做在同顆2D晶片 05/29 14:21

→ friedpig : 就是要算到底過TSV划不划算阿所以才要改EDA 05/29 14:23

→ JoeyChen : 不過發表出來應該已經能解決一些關鍵問題了吧 05/29 14:34

推 Westzone : 推文有人說得好，要搞出這個還不如想辦法搞出土炮 05/29 14:48

→ Westzone : EUV，畢竟假設沒問題搞到2030有辦法對齊1.4nm的效能 05/29 14:49

→ Westzone : 別人能用EUV的早就用類似方法弄出更強大的微縮晶片 05/29 14:50

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